Видео: Explanation of Intel's 14nm Process (Ноември 2024)
На форума на разработчиците на Intel миналата седмица редица инженери на Intel разкриха много повече технически подробности за процесора Core M, цялостната микроархитектура на Broadwell и 14nm процеса, който е в основата му.
Главният инженер и главният архитект на процесора Шринивас Ченупати обясни, че макар че Бродуел е "тикът" в каданса на "тик / ток" на Intel (което означава, че това е главно процес на свиване до 14 nm), микроархитектурата на Бродуел е разширена от архитектурата на Haswell използвани в настоящите 22 nm продукти. Въпреки че по-голямата част от презентацията беше на версията на Core M с ниска мощност, насочена към таблети, 2 в 1 и без вентилаторни ултрабуци, той отбеляза, че тази архитектура трябва да поддържа широка гама от продукти от таблети до Xeon сървъри.
Като цяло той каза, че цялата архитектура е проектирана за по-добро динамично управление на мощността и топлинното управление, с намаляване на мощността на празен ход на системата на Chip (SoC) и увеличен динамичен работен диапазон, което му позволява да работи в по-широк диапазон на мощност, Ето защо версията на Core M, която намалява до обща мощност от едва 4, 5 вата, работи в вентилаторни системи.
Част от това се дължи на подобреното управление на мощността в самото ядро, като например начинът, по който той може да се приспособи към различни състояния на захранването, така че да може все пак да получи "турбо усилване", когато е необходимо, без прегряване на процесора и да има подобрено напълно интегрирано напрежение регулатор (FIVR), проектиран да променя напрежението по начин, който следи върховото търсене и дава подобрени характеристики при ниска мощност. Той също така предлага по-добър мониторинг на цялото решение, включително отделния концентратор на платформата (PCH) или чипсет, така че PCH от своя страна да заглуши захранването за свързани функции, което позволява връзките да преминават в състояния с ниска мощност за неща като SATA устройства, PCI Express и USB. И той има активно управление на температурата на кожата, така че самият чип може да следи неговата температура и съответно да регулира използването на енергия.
Самата микроархитектура може да получи по-висока производителност от предишното поколение на Haswell със същата честота, благодарение на функции като по-голям планировчик извън поръчка, подобрено прогнозиране на адреси и подобряване на изчислението на вектори и плаваща запетая.
Като цяло, каза той, докато инструкциите с един резба за цикъл бяха само малко в това поколение, всичко това допринася за това, че работата с една нишка през последните 7 години нараства с 50% със същата скорост.
Други промени включват нови инструкции за криптография и сигурност, по-добър мониторинг и някои подобрения на разширенията за транзакционна памет (известни като TSX или транзакционни синхронизационни разширения) и команди за виртуализация (VT-x), които са били в предишното поколение.
PCH чипсетът, който придружава Core M, е известен като PCH-LP и всъщност се произвежда при 22nm процеса. Това е проектирано да използва около 25% по-малко мощност при празен ход и да намали активната мощност с около 20%. Той също така включва подобрения в аудио и PCI Express хранилището.
Като цяло, той каза, че промените позволяват двойно намаляване на мощността, отколкото бихте очаквали от традиционното мащабиране на процесите, заедно с подобрени инструкции за единични нишки на работа на час и вектор.
Подобни подобрения са приложени и в графиката, според старши главен инженер и графичен архитект Адития Сренивас. Тук отново целта бяха подобрения в производителността / вата като по-добри динамични характеристики на мощността и течовете, оптимизиране за работа с по-ниско напрежение; и микроархитектурни подобрения за намаляване на динамичната мощност. Той отбеляза, че това е проектирано да работи и на 6 и 10 вата, може би намеква за нови версии, които предстоят.
Самата графична архитектура изглежда подобно на предходната версия, но версията GT2, използвана в реализацията на Core M, се е увеличила от 20 на 24 единици за изпълнение, организирани като три „подлистера“, всеки с 8 ЕС. (В друга беседа, инженер на Intel, който се фокусира върху изчислителната архитектура, даде примери на версии на графиката с 12 и 48 ЕС, предлагайки бъдещи версии.)
Важна разлика е, че тази версия поддържа Direct X 11.2 и е готова за DX12 и поддържа Open GL 4.3 и Open CL 2.0. Това трябва да означава, че почти всички игри и приложения трябва да работят с графиката тук, макар и не непременно със същата скорост, която бихте виждали на дискретен графичен чип. Но като цяло, тези промени могат да доведат до 40% подобрение на графичната производителност в някои случаи, в сравнение с по-ранната серия Haswell-Y.
Друга голяма промяна е поддръжката на споделена виртуална памет (SVM) под OpenCL, което позволява да се използват както CPU, така и GPU компоненти за изчисляване. Изглежда това е по същество същата концепция като архитектурата на хетерогенната система (HSA), както е изтласкана от AMD и други.
Новата архитектура също има някои подобрения в медийните функции, според Intel Fellow и главният медиен архитект Хонг Джианг. Той каза, че чипът позволява нещата като Intel Quick Sync видео и транскодиране на видео да бъдат "2 пъти по-бързи" от предишната версия, с подобрено качество. В допълнение, сега има поддръжка за декодиране на VP8, както и AVC, VC-1, MPEG2 и MVC за видео; JPEG и Motion JPEG декодиране за видеоконференции и цифрова фотография; и GPU-ускорено HEVC декодиране и кодиране за до 4K 30fps. Освен че позволяват 4K видео, тези промени трябва да позволят 25% по-дълго възпроизвеждане на Full HD видео.
14nm Process Tech
Въпреки че Intel даде много информация за 14 nm технологията на процеса по-рано, Марк Бор, старши сътрудник на Intel, разработка на логически технологии, премина през новия процес и сподели повече информация.
"Поне за Intel Законът на Мур продължава", каза той, показвайки слайд, показващ, че Intel от години усреднява 0, 7-кратно мащабиране на транзистори за всяко поколение и продължава да го прави. (Обърнете внимание, че ако той мащабира и в двете измерения, ще получите нов транзистор, който е с около 50% размера на един от предишното поколение, което технически предсказва Законът на Мур.)
Той разказа как това е второто поколение на Intel в неговите "Tri-Gate" транзистори, след въвеждането на 22 nm (Intel използва термина "Tri-Gate", за да покрие транзисторите, където каналът е повдигнат над субстрата, като перка, и контрола обвива около трите страни, структура, която по-голямата част от индустрията нарича "FinFET" транзистори). Той отбеляза, че разстоянието между перките се е свило от 60 nm до 42 nm при преминаването към новия процес; височината на перките действително се увеличи от 34 nm до 42 nm. (В горния слайд "диелектрикът с висок k" е в жълто; електродът от метални врати в синьо, използвайки дизайна с висока к / метална порта, който Intel използва от 45nm възела си.)
При поколението от 14 nm той каза, че най-малкото критично измерение е ширината на перка на три-врата, която е около 8 nm, докато други критични размери варират от 10 nm до 42 nm (за разстоянието между центъра на стъпка на перка до центъра от следващата стъпка на перка). Той отбеляза, че транзисторите често се правят с множество перки и намаляването на броя на перките на транзистора води до подобрена плътност и по-нисък капацитет.
В това поколение, според него, стъпката на перките намалява с.7x (от 60 на 42 nm), стъпката на затворите с.87x (от 90 до 70 nm) и стъпката на междусистемната връзка с.65x (от 80 на 52 nm), което дава обща средна стойност около историческата.7x средна. Друг начин да го погледне, каза той, е да умножи височината на затворите и металния наклон и там каза, че Intel е на ниво 0.53 за мащабиране на логическата област, което според него е по-добро от нормалното. (Встрани, аз също се интересувах, че слайдовете на Bohr показаха процесора Core M с 1.9 милиарда транзистори в неговия размер 82 mm2, в сравнение с 1, 3 милиарда официалната схема; Intel PR призна грешката и каза, че 1, 3 милиарда е правилната цифра.)
Поглеждайки цената на транзистор, Бор се съгласи, че цената на произведената силициева вафла се увеличава поради допълнителни стъпки на маскиране - като някои слоеве сега изискват двойно и дори тройно моделиране. Но той каза, че тъй като 14nm възелът постига по-добро от нормалното мащабиране на площта, той запазва нормалните разходи за намаляване на транзистора.
Всъщност той показа графики, показващи, че Intel очаква подобни намаления да продължат и в бъдеще. И той продължи да твърди, че промените също водят до по-ниски течове и по-висока производителност и по този начин до подобрена производителност на ват, което според него се подобрява при 1.6X на поколение.
Той отбеляза, че при преминаване от Haswell-Y към Core M Intel щеше да има матрица, която беше 0, 51x по-голяма от предишния чип, ако беше неутрална по отношение на характеристиките; с допълнителните функции, проектирани в, каза той, Core M постигна мащабиране на площта от 0, 63x.
Бор заяви, че 14nm вече са в обемно производство в Орегон и Аризона и ще стартира в Ирландия в началото на следващата година. Той каза още, че докато Intel имаше две версии на транзистори - такива с високо напрежение и ултра ниско ниво на течове, сега той има спектър от функции от висока мощност до много по-нисък край с различни транзистори, взаимосвързани стекове и т.н.
Голяма част от това изглежда е част от натиска на Intel в леярското пространство, където прави чипове за други компании. Всъщност Sunit Rikhi, генерален мениджър на леярския бизнес, представи Bohr и по-късно изнесе своя собствена беседа, показваща всички възможности, които Intel предлага. (Въпреки че Intel има напреднали технологии, той няма опит да прави чипове с ниска мощност, които имат конкурентите като TSMC и Samsung. Така че той подчертава водещата си позиция в производството на 14 nm.)
Следва 10nm, като Bohr казва, че сега е във "пълната фаза на развитие" и че неговата "дневна работа" работи върху 7nm процеса.
Той каза, че е много заинтересован от EUV (екстремна ултравиолетова литография) за потенциала му за подобряване на мащабирането и опростяването на потока на процеса, но каза, че просто не е готов по отношение на надеждността и технологичността. Той каза, че нито 14 nm, нито 10nm възли използват тази технология, въпреки че би искал. Той каза, че Intel „не залага на него“ за 7 nm и може да произвежда чипове в този възел без него, въпреки че каза, че с EUV ще бъде по-добре и по-лесно.
Бор каза, че преминаването към 450 мм вафли, от стандарта 300 мм, който използва цялата индустрия, би помогнало за намаляване на разходите на транзисторите. Въпреки това, той каза, че струва много за разработването на пълен набор от инструменти и изцяло нови файлове и ще зависи от няколко големи компании, които си сътрудничат, за да постигнат всичко това. Той каза, че индустрията не е постигнала съвсем подходящ момент за това, така че е на няколко години.
Като цяло той каза, че все още не е виждал края в мащабирането и отбеляза, че изследователите на Intel разглеждат различни решения в транзисторите, моделирането, взаимосвързаността и паметта. Той каза, че напоследък има редица интересни технически документи за неща като III-V устройства (използващи различни полупроводникови материали) и T-FET (транзистори с полево действие с тунел) и идва "винаги нещо интересно".
